rx-tx switch, transformer, transmitter
commutatore rx-tx, trasformatore, trasmettitore
mixer, filter, amplifier
mixer, filtro, amplificatore
CPLD clock generator
Generatore di clock CPLD
The first two schematics refer to the larger board (the RTX), while the third is the clock generator for TX (137.57kHz) and RX (135.4167kHz). The clock generator has two outputs RX_CLK and TX_CLK, connected to the corresponding inputs of the RTX, and an output RELAY connected to rl-drv input of the RTX. The last is used because the CPLD logic implements a small delay from relay actuation to TX drive (and from TX stop to relay release) to avoid unwanted leakage of TX power to the receiver. V+ power for the clock gen is +5V, taken from RTX J15. PAD8-PAD9 on the clock generator can be connected to a key or to the serial port of a PC: I use the program QRS 4.02 with the one-transistor interface suggested on its help. The interface is mounted inside the RS-232 DB9 connector.
The RTX has a main +/-12V power supply and a separate 12-18V power supply for the transmitter, according to the level of power wanted. I use a linear power supply taken from old surplus equipment, which uses a couple of 7812/7912 without heat sink. The transmitter supply is taken from the rectified input of the 7812.
The audio-out of the RTX goes to the audio line input of my PC. I use the same PC to receive with Argo and transmit with QRS.
About the circuit:
You will find a few resistors in series and capacitors in parallel: this is only because my collection of SMD components has a limited choice...
The relay used in the rx-tx switch is not very common: it has two NC and two NO contacts. I recovered it from a telephone switchbox board and adapted the schematic to it. To keep RX and TX isolated I used separate transformer windings for them, but this isn't a problem, because RX uses just 2 turns, while TX uses 1.
The transformer is an important component, because its primary winding is designed to almost resonate the antenna capacitance ai 137kHz and it must have low loss. A 10-80pF variable capacitor is connected to pins CV-1 CV-2 to find the exact resonance. The arrangement is well visible in the prototype photo. The ferrite core used is gapped (EPCOS RM12 core, N41 material, 250nH/turn) and gives an unloaded Q of around 420 at 137kHz. In my case the primary winding is 126 turns, giving 3.97mH; resonance at 137kHz requires 340pF, and in fact my antenna (with the cable) is 297pF: the remaining 43pF are given by some more cable to reach the receiver and the variable capacitor. I have measured the unloaded Q by replacing the antenna with two 150pF SMD C0G capacitors in parallel; when using the antenna, the Q reduces to 260, meaning that the total equivalent parallel resistance on the primary is 2πf*L*Q=888000Ω (this includes the effects of antenna radiation resistance, antenna loss and transformer loss). On the 1-turn secondary we have 56Ω, while on the 2-turns we have 224Ω. Clearly, the transformer is designed starting from the antenna and not the opposite, so if the circuit has to be replicated for a different antenna, this part of the design must be reviewed.
As you may have noticed, the mixer is not matched to the source impedance of 224Ω, but its input impedance is higher (around twice than that). This is intentional, because (with the LT1028) it gives a better noise performance respect to perfect matching.
Passing to the clock generator, it uses a commercial VCXO simply because it was the most economical solution for me to get a 26MHz source. I found it on RS. As I already mentioned in the main page, I needed a clock that, once divided by an even number (to get 50% duty cycle), gave a clock near to 135.42kHz; 26MHz fulfill this requirement. The VCXO used allows a very small tuning range of +/-5ppm, useful only to discover received carriers coming from harmonic mixing products (because they move away -in frequency- faster than the adjustment). Here is a picture of the CPLD program, written with Altera Quartus II 7.1sp1 Web Edition. I programmed the chip with a homemade ByteBlaster interface.
I primi due schemi si riferiscono alla scheda più grande (l'RTX), mentre il terzo è il generatore di clock per TX (137.57kHz) e RX (135.4167kHz). Il generatore di clock ha due uscite RX_CLK e TX_CLK, collegate ai corrispondenti ingressi dell'RTX, e un'uscita RELAY collegata all'ingresso rl-drv dell'RTX. Quest'ultima è usata perché la logica CPLD implementa un piccolo ritardo dall'attivazione del relè al pilotaggio TX (e dallo stop TX al rilascio del relè) per evitare perdite indesiderate di potenza TX verso il ricevitore. L'alimentazione V+ per il generatore di clock è +5V, prelevata da J15 su RTX. PAD8-PAD9 sul generatore di clock possono essere collegati a un tasto o alla porta seriale di un PC: io uso il programma QRS 4.02 con l'interfaccia a un transistor suggerita nel suo help. L'interfaccia è montata all'interno del connettore RS-232 DB9.
L'RTX ha un'alimentazione principale +/-12V e un'alimentazione separata 12-18V per il trasmettitore, secondo il livello di potenza desiderato. Uso un alimentatore lineare preso da vecchia attrezzatura surplus, che usa una coppia di 7812/7912 senza dissipatore. L'alimentazione del trasmettitore è presa dall'ingresso rettificato del 7812.
L'uscita audio dell'RTX va all'ingresso linea audio del mio PC. Uso lo stesso PC per ricevere con Argo e trasmettere con QRS.
Sul circuito:
Troverete alcune resistenze in serie e condensatori in parallelo: questo è solo perché la mia collezione di componenti SMD ha una scelta limitata...
Il relè usato nel commutatore rx-tx non è molto comune: ha due contatti NC e due NO. L'ho recuperato da una scheda di centralino telefonico e ho adattato lo schema ad esso. Per mantenere RX e TX isolati ho usato avvolgimenti separati del trasformatore per loro, ma questo non è un problema, perché RX usa solo 2 spire, mentre TX ne usa 1.
Il trasformatore è un componente importante, perché il suo avvolgimento primario è progettato per quasi-risuonare la capacità dell'antenna a 137kHz e deve avere bassa perdita. Un condensatore variabile da 10-80pF è collegato ai pin CV-1 CV-2 per trovare l'esatta risonanza. La disposizione è ben visibile nella foto del prototipo. Il nucleo di ferrite usato è gapped (nucleo EPCOS RM12, materiale N41, 250nH/spira) e fornisce un Q a vuoto di circa 420 a 137kHz. Nel mio caso l'avvolgimento primario è di 126 spire, dando 3.97mH; la risonanza a 137kHz richiede 340pF, e infatti la mia antenna (con il cavo) è 297pF: i rimanenti 43pF sono forniti da altro cavo per raggiungere il ricevitore e dal condensatore variabile. Ho misurato il Q a vuoto sostituendo l'antenna con due condensatori SMD C0G da 150pF in parallelo; quando si usa l'antenna, il Q si riduce a 260, il che significa che la resistenza parallela equivalente totale sul primario è 2πf*L*Q=888000Ω (questo include gli effetti della resistenza di radiazione dell'antenna, perdita dell'antenna e perdita del trasformatore). Sul secondario a 1 spira abbiamo 56Ω, mentre su quello a 2 spire abbiamo 224Ω. Chiaramente, il trasformatore è progettato partendo dall'antenna e non il contrario, quindi se il circuito deve essere replicato per un'antenna diversa, questa parte del progetto deve essere rivista.
Come avrete notato, il mixer non è adattato all'impedenza di sorgente di 224Ω, ma la sua impedenza di ingresso è più alta (circa il doppio). Questo è intenzionale, perché (con l'LT1028) fornisce prestazioni di rumore migliori rispetto all'adattamento perfetto.
Passando al generatore di clock, usa un VCXO commerciale semplicemente perché era la soluzione più economica per me per ottenere una sorgente da 26MHz. L'ho trovato su RS. Come ho già menzionato nella pagina principale, avevo bisogno di un clock che, una volta diviso per un numero pari (per ottenere un duty cycle del 50%), desse un clock vicino a 135.42kHz; 26MHz soddisfa questo requisito. Il VCXO usato permette un range di sintonia molto piccolo di +/-5ppm, utile solo per scoprire portanti ricevute provenienti da prodotti di miscelazione armonica (perché si allontanano -in frequenza- più velocemente della regolazione). Ecco una immagine del programma CPLD, scritta con Altera Quartus II 7.1sp1 Web Edition. Ho programmato il chip con un'interfaccia ByteBlaster fatta in casa.
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